기술 검색
고속 듀티 사이클 보정 회로
| 특허명 | 고속 듀티 사이클 보정 회로 | ||
| 출원인 | 고려대학교 산학협력단 | 출원일 | 2011년 10월 28일 |
| 공개일 | 2013년 5월 8일 | 공고일 | 2013년 7월 30일 |
| 요약 |
칩 외부로의 입출력단 또는, 칩 내부의 지연 고정 루프 회로(Delay Locked Loop; DLL), 위상 고정 루프 회로(Phase Locked Loop; PLL)의 입출력단에 적용되어 신호의 듀티 비를 보정하는 듀티 사이클 보정 회로가 개시되어 있다. 고속 듀티 사이클 보정 회로는 듀티 제어 신호에 따라 입력 클럭 신호의 듀티 비를 변경시키기 위한 듀티 사이클 보정기; 상기 입력 클럭 신호 및 상기 듀티 사이클 보정기로부터의 출력 클럭 신호를 기초로, 상기 출력 클럭 신호의 듀티 비를 검출하기 위한 듀티 사이클 검출기; 및 상기 듀티 사이클 검출기에 의해 검출된 듀티 비 검출 신호에 따라 알고리즘을 수행하여 상기 듀티 제어 신호를 발생시키기 위한 알고리즘 기반의 디지털 컨트롤러를 포함한다.
|
||
관련 특허
| 특허명 | 출원일 | ||
|---|---|---|---|
| 지연된 클록 신호를 발생하는 장치 및 방법 | 2003년 8월 4일 | ||
| 락킹 상태 검출기 및 이를 포함하는 DLL 회로 | 2008년 2월 14일 | ||
| 클럭 생성 회로 | 2012년 3월 30일 | ||
| 물리적 복제 방지 기능을 이용한 기기 인증 시스템 및 방법 | 2015년 3월 24일 | ||
| 클럭 및 데이터 복원 회로 및 그 방법 | 2014년 5월 26일 | ||
