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지연된 클록 신호를 발생하는 장치 및 방법
| 특허명 | 지연된 클록 신호를 발생하는 장치 및 방법 | ||
| 출원인 | 삼성전자주식회사|고려대학교 산학협력단 | 출원일 | 2003년 8월 4일 |
| 공개일 | 2005년 2월 21일 | 공고일 | 2006년 1월 20일 |
| 요약 |
본 발명은 반도체 집적 회로 내의 지연된 클록 신호를 발생하는 장치에 관한 것이다. 본 발명에 따른 지연된 클록 신호 발생장치는, 입력 클록 신호(CLK1)에 응답하여 복수의 위상 지연 클록 신호를 발생하는 지연 신호 발생 회로; 상기 복수의 위상 지연 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 1 위상 차를 갖는 위상 지연 클록 신호를 검출하고, 출력 클록 신호(CLK2)를 출력하기 위한 선택 신호를 발생하는 위상 검출 회로; 상기 입력 클록 신호(CLK1) 및 상기 복수의 위상 지연 클록 신호 중에서 서로 인접하여 입력되는 두 신호를 미리 설정된 내분비로 내분하고, 상기 두 신호의 위상 차보다 작은 위상 차를 갖는 복수의 위상 보간 클록 신호를 발생하는 위상 보간 회로; 및 상기 선택 신호에 응답하여 상기 복수의 위상 보간 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 2 위상 차를 갖는 출력 클록 신호(CLK2)를 출력하는 선택 회로를 포함한다. 본 발명에 의하면, 입력 클록 신호의 반주기를 감지하여 외부 제어신호나 피드백 루프의 필요 없이 입력 클록 신호보다 π/2 또는 3π/2 등 원하는 위상 차만큼 지연된 클록 신호를 얻을 수 있다.
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관련 특허
| 특허명 | 출원일 | ||
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